​十二进制计数器的设计Verilog代码Xilinx ISE仿真

十二进制计数器的设计Verilog代码Xilinx ISE仿真

软件：Xilinx ISE

语言：Verilog

代码功能

该设计实现了一个简单的十二进制计数器，计数范围从0到11，当达到11时自动复位到0。计数器具有同步复位功能，可以通过reset信号将计数值清零。系统采用同步设计，在时钟上升沿进行计数操作，确保计数的稳定性和可靠性。该设计可作为数字电路教学的基础示例，展示基本的计数器设计原理。

演示视频：

设计文档：

设计文档.docx

代码实现思路

计数器模块采用简单的同步计数逻辑实现。在时钟上升沿触发时，如果复位信号有效，计数器清零；否则检查当前计数值是否为11，如果是则复位到0，否则计数值加1。测试模块提供时钟和复位信号的模拟，用于验证计数器功能。设计简洁明了，适合初学者学习FPGA计数器设计。

代码结构

系统包含两个主要模块：

- counter.v - 十二进制计数器主模块

- test.v - 测试模块，提供仿真环境

模块结构简单，功能明确，便于理解和修改。

部分代码

// 十二进制计数器
module counter(
input clk,      // 时钟
input reset,    // 复位
output [3:0] count // 计数值
);
 
reg [3:0] cnt=4'd0;
 
// 计数逻辑
always@(posedge clk or posedge reset)
if(reset)
    cnt<=4'd0;          // 复位时清零
else
    if(cnt==4'd11)      // 计数到11
        cnt<=4'd0;      // 复位到0
    else
        cnt<=cnt+4'd1;  // 计数加1
 
assign count=cnt;       // 输出计数值
 
endmodule
 
// 测试模块
module test;
 
// 输入信号
reg clk;
reg reset;
 
// 输出信号
wire [3:0] count;
 
// 实例化被测试单元
counter uut (
    .clk(clk), 
    .reset(reset), 
    .count(count)
);
 
// 初始化输入信号
initial begin
    clk = 0;
    reset = 1;          // 初始复位
 
    // 等待100ns全局复位完成
    #100;
    reset = 0;          // 取消复位
end
 
// 时钟生成
always begin
    clk=0;
    #10;                // 10ns低电平
    clk=1;
    #10;                // 10ns高电平
end
      
endmodule

代码文件（付费下载）：