数字时钟功能Verilog QuartusII小脚丫开发板

//秒表
module clock(
input clk,//时钟
input reset_n,//复位
input stop_start_n,//暂停继续
input mode_key,//模式切换
input alarm_key,
output [1:0] SEG_DIG,
output [7:0] seg_1,//数码管
output [7:0] seg_2,//数码管
output [7:0] seg_3,//数码管

output beep,//蜂鸣器
output led//led闪烁
);
wire [7:0] minute_out;//计时值
wire [7:0] second_out;//秒钟
wire clk_1Hz;
wire stop_start;//暂停继续
wire mode_change;
wire alarm_add;
wire [3:0] alarm_minute;//闹钟时间
wire mode_select;

//消抖模块
key_xiaodou i0_key_xiaodou(
. clkin(clk),
. key_in(stop_start_n),//输入
. key_negedge(stop_start)//消抖后按键下降沿
);

//消抖模块
key_xiaodou i1_key_xiaodou(
. clkin(clk),
. key_in(mode_key),//输入
. key_negedge(mode_change)//消抖后按键下降沿
);

//消抖模块
key_xiaodou i2_key_xiaodou(
. clkin(clk),
. key_in(alarm_key),//输入
. key_negedge(alarm_add)//消抖后按键下降沿
);

//分频模块
clk_div i_clk_div(
. clk(clk),//12M
. reset_n(reset_n),//复位
. stop_start(stop_start),
. clk_1Hz(clk_1Hz)//1Hz
);

//计时控制模块
clock_ctrl i_clock_ctrl(
. clk_1Hz(clk_1Hz),//1Hz
. reset_n(reset_n),//复位
. minute_out(minute_out),//分钟值
. second_out(second_out),//秒钟
. led(led)//led闪烁
);


//闹钟控制模块
alarm_ctrl i_alarm_ctrl(
. clk(clk),//
. reset_n(reset_n),//复位
. alarm_add(alarm_add),//闹钟加
. alarm_minute(alarm_minute)//闹钟时间
);


//显示模块
display i_display(
. clk(clk),//12MHz
. reset_n(reset_n),//复位
. mode_change(mode_change),//模式控制
. alarm_minute(alarm_minute),//闹钟时间
. second_out(second_out),//秒钟
. minute_out(minute_out),//分钟
. beep(beep),
. SEG_DIG(SEG_DIG),
. seg_1(seg_1),//数码管
. seg_2(seg_2),//数码管
. seg_3(seg_3)
);


endmodule